华为官宣麒麟 9050 系列新一代达芬奇架构 NPU，宣称业界首个 30B MoE 大模型端侧运行

华为官宣麒麟9050系NPU：性能提升140%、功耗降66%，支持端侧30B MoE大模型

据 IT 之家 11 月 11 日报道，华为麒麟官方公众号当日发文，详细介绍麒麟 9050 系列搭载的新一代达芬奇架构 NPU，该系列被华为称为首款采用「逻辑折叠」技术的 τ 芯片。厂商宣称该 NPU 性能提升 140%、功耗降低 66%，支持 Transformer 引擎、超低功耗感知引擎与 CANN 异构计算架构，并称其为业界首个支持 30B MoE 大模型端侧运行的方案，具备不用联网、不用等云端的特性，配套多级存算协同优化与低比特量化。需要说明的是，上述性能数据与「业界首个」均为华为单方口径，未经第三方独立证实；对应落地功能包括感知屏幕-AI 屏幕朗读、感知影像-Xmage 智拍 2.0、感知人眼-AI 眼动翻页、感知位置-熄屏地图 2.0 等。目前事件处于官方技术细节发布阶段，实际端侧表现尚待搭载机型与第三方实测验证。

rss · IT之家 · 11月11日 03:44

「为何重要」 官方发布这一动作本身已确认，但核心卖点——性能提升幅度与 30B MoE 端侧运行——仍是厂商宣称；若后续实测属实，将抬高端侧 AI 算力的行业基准，并强化「大模型离线跑在手机端、减少对云端依赖」的产品叙事。影响范围目前主要限于华为手机产品线的端侧 AI 能力，尚不足以据此判断行业格局变化。接下来值得跟踪的信号是：搭载机型的第三方实测数据，以及端侧运行 30B MoE 的量化方式与内存占用等工程细节。

「背景」 据 IT 之家此前报道，在华为 2026 年 10 月举行的麒麟媒体沟通会上，其半导体业务无线终端芯片产品管理部部长徐松余表示，麒麟 9050 系列作为首款逻辑折叠的 τ 芯片「将开启未来 10 年新征程」；会上 PPT 显示，华为目标在 2031 年实现 P 核频率突破 5GHz。今日的 NPU 细节公布可视为该系列技术信息披露的延续。

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